全CMOS逻辑1:4分接器
程理丽 白天

中国电子科学研究院，北京市，100041；

摘要：为了响应数字系统中对高速分接器低功耗与高性能的迫切需求，本文提出并设计了一款全CMOS逻辑1:4分接器。该设计充分利用了CMOS工艺的固有优势，构建了一个由输入缓冲放大器、中间驱动级、施密特触发器以及输出级组成的树型结构系统。CMOS逻辑电路的技术方案，不仅有效降低了功耗和芯片面积，还实现了轨到轨电平的输出，从而显著增强了噪声裕度。此外，该设计在系统集成时能够与后续电路无缝对接，进一步提升了整体系统的兼容性和性能。本研究旨在为高速分接器的低功耗设计提供一种可行且高效的解决方案。

关键词：CMOS集成电路；分接器；施密特触发器

参考文献

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